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東芝:低電力MCUのディープスリープモードからの高速復帰を可能にする極低リークSRAM(XLL SRAM)の開発について

2014年02月12日 PM01:25
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東京

(ビジネスワイヤ) — 東芝は、低電力MCUのデータバックアップ用途に適した極低リークSRAM(eXtremely Low Leak : XLL SRAM)を65nmプロセスで開発しました。本SRAMをMCUのバックアップRAMとして使用することで、ディープスリープモードからの高速復帰が可能になります。

本成果は、米国サンフランシスコで開催中のISSCC(International Solid-State Circuits Conference)において、2月11日(現地時間)に発表しました。

近年、ウェアラブル端末・ヘルスケア・スマートメーターなどの電池駆動製品分野で電池寿命を長くする要求が増えてきています。これらの製品に使用されるMCUは低電力化のための様々な工夫がなされていますが、プロセスの世代が進むにつれ動作時電力ではなくリークによるスタンバイ電力の増加が問題になってきます。特に、スタンバイ時にデータを保持しておくRAMへの低リーク化の要求が特に強くなっています。

システムの低電力化のためMCUではスタンバイ電流が1μA以下のディープスリープモードが設けられています。しかし、従来のSRAMのスタンバイ電流は10μA程度のためディープスリープモードではデータの保持ができません。そのため、ディープスリープモードからの復帰時にデータの再ロードが必要になり、復帰時間に時間がかかる問題がありました。一方、バックアップRAMとしてFRAMを使用する場合には、上記の復帰時間の問題は解決しますが、通常動作時の動作速度が遅く動作時電力が大きい、また、余分なプロセスコストがかかるなどの課題がありました。

そこで当社は、従来SRAMに比べてリーク電流が1/1000の極低リークSRAM(XLL SRAM)を開発しました。65nmでのビット当たりのリーク値が27fAを達成しました。これは65nm以降の世代で発表されているリーク値より小さい値です。また、このSRAMを100KByte規模のバックアップRAMとして使用すると、電池交換なく10年以上のバックアップが可能になります。

近年の微細化したMOSFETではチャネルリークだけではなく、ゲートリークとGate Induced Drain Leakage(GIDL)が支配的になっています。そのため当社ではゲート酸化膜を厚く、ゲート長を長くし拡散層を最適化しこれらのリーク成分を抑制したMOSFETをSRAMのメモリセルに適用しました。また、NMOSへのバックバイアス適用回路、データ保持時にはSRAM周辺回路の電源を遮断するなど回路技術でもリークを低減しています。

MOSFETが大きくなることによる面積増加は電源電圧が1.2Vを超えない前提でこのデバイス本来のデザインルールで設計したものよりセルサイズを20%削減しました。また、動作時電力増加の抑制も課題になりますがQuarter Array Activation Scheme(QAAS)、Charge Shared Hierarchical BitLine(CSHBL)という技術で9%の増加に抑えました。

このSRAMのリードアクセスタイムは7nsのため低電力MCUのワーキングRAMとして使用しつつ、ディープスリープモード時にはデータのバックアップRAMとして使用できます。そのため、データの再ロードが不要でディープスリープモードからの高速復帰が可能になります。

本SRAMは、電池駆動製品への幅広い適用に向け、2014年度中の製品化を目指します。

CONTACT

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株式会社東芝 セミコンダクター&ストレージ社 企画部 広報・IR担当
玄地 恵/山路 航太
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03-3457-3576
E-mail: semicon-NR-mailbox@ml.toshiba.co.jp

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